文档预览： 2.2 CPLD的外围电路图2所示是CPLD的外围电路连接图.图中,CPLD幅度控制字经D... 3.2 分频比可变的分频器模块设计该设计主要是根据频率控制字决定分频倍数,从而... 点击下载

文档预览： 该部分的结构如图2所示,分频电路的输出时钟信号频率范围是1MHz～1Hz.双RAM缓冲有两个输入时钟:读时钟和写时钟.读时钟信号为50MHz,远高于写时钟信号.这种缓存RAM读... 点击下载

文档预览： 2.4编辑方式有图形编辑,文本编辑,波形编辑,混合编辑等方式, 硬件描述语言有AHDL...3.3 译码与寄存器电路设计与仿真3.4 全加器设计,仿真与下载3.5 分频电路与... 点击下载