基于 FPGA 的数字系统设计
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技术培训 杜伟韬◎ECDAV 2007-8-10 2009-8-10 0.2
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内 容
FPGA系统架构 时钟域的概念 子模块的划分 FPGA的接口指令 时钟方案 FPGA内部模块接口设计 设计举例
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FPGA中常见的系统架构
FPGA
CS SCLK SDATA 地址
reg0 reg1 reg2 reg3 .....
主机I/O 数据 接口模块 状态
本 地 控制器
配置 数据 数据 数据 输入接 OE 口模块 EN 读写 地址 写数据
配置 使能
reg
数据 EN 读 数 据
数据
A/D
时钟
DATA PATH
读 数 据 读 地 址
输出接 口模块 时钟
D/A
双口 RAM
ROM
FPGA 内部电路模块结构
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时钟域的概念
同步时钟域
– 2个时钟有固定的相位关系
上升沿对齐 CLK1
CLK2
CLK1 DATA module 1
CLK2
异步时钟域
– 2个时钟没有固定的相位关系
上升沿时间差不确定 CLK1
module 2
CLK2
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